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低功耗H.264 Baseline解码IP核设计

放大字体  缩小字体 更新日期:2018-11-26  浏览次数:8
摘 要:采用环形码流缓冲结构、首"1"检测方法和优先级非均匀分割技术,设计一款低功耗H.264 Baseline视频解码IP核,并对该IP核进行了软件仿真和现场可编程门阵列(FPGA)验证.结果表明,该IP核
  • 【题 名】低功耗H.264 Baseline解码IP核设计
  • 【作 者】朱坤旺 傅文渊 凌朝东
  • 【机 构】华侨大学信息科学与工程学院 福建泉州362021 厦门市专用集成电路系统重点实验室 福建厦门361008
  • 【刊 名】《华侨大学学报:自然科学版》2011年 第3期 280-283页 共4页
  • 【关键词】H.264解码器 IP核 低功耗 现场可编程门阵列
  • 【文 摘】采用环形码流缓冲结构、首"1"检测方法和优先级非均匀分割技术,设计一款低功耗H.264 Baseline视频解码IP核,并对该IP核进行了软件仿真和现场可编程门阵列(FPGA)验证.结果表明,该IP核的功耗为918μW,降低了44%,H.264/AVC Baseline QCIF解码速度达到30帧・s-1,可满足实时解码需求.
 
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  • (1) H.264解码器,IP核,低功耗,现场可编程门阵列
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